Neuer „Multi-Design-Chip“ besteht ersten Test

11.02.2010
Von: Prof. Dieter Kohlert, Feuerer, Diana

Erfolg für Kooperation von Prof. Dieter Kohlert von der Fakultät Elektro- und Informationstechnik der Hochschule Regensburg mit Infineon Technologies Regensburg.

Erfolgreich verlief ein aktueller Test eines neuen Chips, den Prof. Dieter Kohlert von der Fakultät Elektro- und Informationstechnik in Zusammenarbeit mit Infineon Technologies Regensburg entwickelt hat. Die Kooperation besteht seit neun Jahren. Die "Multi-Design-Rule-Testchips“ dienen zur Prozessoptimierung.

Eine der häufigsten Ursachen für den Ausfall von Integrierten Schaltungen („Mikrochips“) ist der Ausfall von „Vias“, also Durchkontaktierungen zwischen verschiedenen Metallebenen. Ein gängiger 16-Bit-Mikrocontroller, wie er zum Beispiel in vielen Motorsteuerungen zum Einsatz kommt, enthält zirka eine Million solcher Vias, schon der Ausfall eines einzigen Vias kann zum Versagen der Steuerung führen.

Es ist daher nötig, Via-Ausfälle mit extrem hoher statistischer Auflösung zu detektieren. Hierfür wurden im Lauf der Zusammenarbeit zwischen Infineon und der Hochschule Regensburg schon diverse Testchips für verschiedene Technologien entwickelt. Die Anpassung der Testchip-Designs an verschiedene Fertigungstechnologien war jeweils mit hohem Aufwand verbunden. Um diesen Aufwand zu senken, wurde in der neuen Testchip-Generation das Konzept verfolgt, einen gemeinsamen Basischip für eine ganze Reihe verschiedener Fertigungstechnologien zu entwickeln, auf dem dann nur die jeweils spezifischen Metallisierungen aufgebracht und getestet werden. Für den Entwurf des Chips bedeutet das, dass nicht nur die Entwurfsregeln („Design Rules“) einer einzigen Fertigungstechnologie, sondern die aller in Frage kommenden Technologien beachtet werden müssen. Diese kombinierten Regeln müssen dann auch in die Entwurfssoftware eingebaut werden. Auch für den Fertigungsprozess bedeutet diese Vorgehensweise eine Herausforderung, da auch in der Fertigung die Prozessschritte verschiedener Technologien kombiniert werden müssen.

Das Konzept diese „Multi-Design-Rule-Testchips wurde auf der 3. GMM/GMI/ITG-Fachtagung „Zuverlässigkeit und Entwurf“ im September 2009 der Fachöffentlichkeit vorgestellt. Die Kombination der verschiedenen Fertigungstechnologien bereitete anfangs einige Probleme. Zur Analyse dieser Probleme wurde ein spezieller Messplatz aufgebaut und programmiert. Aufgrund der hiermit gewonnen Erkenntnisse wurden die Prozessschritte optimiert, so dass im Februar 2010 die ersten funktionsfähigen Muster getestet werden konnten. Es ist zu erwarten, dass dem ersten Testchip eine ganze Reihe weiterer Chips folgen werden, um das Konzept für die Optimierung verschiedener Prozesstechnologien zu nutzen.

Bild: Der Wafer: Das ist die Siliziumscheibe, auf dem sich die Chips befinden. Die kleinen Rechtecke, die auf der Siliziumscheibe sichtbar sind, sind die Chips. Bei Chips, die in Geräte eingebaut werden, wird die Siliziumscheibe zersägt und die Chips werden in Plastikgehäuse vergossen. Die Testchip-Scheiben werden nicht zersägt, hier werden die Chips mit feinen Nadeln an die Messgeräte angeschlossen.

Grafik: Die Grafik zeigt ebenfalls einen Wafer, sowie einen Querschnitt durch zwei Metalllagen, die durch eine "Via"-Verbindung verbunden sind.

Bild/Grafik: Prof. Dieter Kohlert, Fakltät Elektro- und Informationstechnik

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